微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 装了个16.5,原理图导网表的时候出现错误,求助

装了个16.5,原理图导网表的时候出现错误,求助

时间:10-02 整理:3721RD 点击:
错误提示见图片,15.5的时候没有问题的,16.5不行了,哪位大虾帮下忙


方便把你的原理图贴上来吗?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top