微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 关于Dly(信号延迟)显示的问题

关于Dly(信号延迟)显示的问题

时间:10-02 整理:3721RD 点击:
大家好,想请教大家一个问题。
我在setup->suer preference  中进行了设置,设置的选项如下所示;后来在某个地方看到还要进行display->parasitic操作,于是也进行了相应的操作,之后进行connect时,还是不能显示Dly这个提示信号延时的小框图。
我想问的是,我是不是还有某个地方没有设置,为什么一直不成功呢?



大家可以试着帮忙解释解释吗?

你设置 规则了吗(就是CM)

你好,你说的是在setup->constraints这里面设置吗?

对。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top