微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > allegro netin问题

allegro netin问题

时间:10-02 整理:3721RD 点击:
allegro中走线基本完成,原理图又做修改了,重新netin的时候之前画好的全部没咯,请问该如何netin才能保留之前的布局走线,import logic哪些选项中该具体选哪一个,谢谢?

你重新生成网表时,之前连的线都没了?这个很奇怪,没遇到过,import logic时,如果你你没有按页来布局(设置页属性)的话,都不选,默认就好,然后设置好路径就可以了。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top