PCB Editor的DRC错误
时间：10-02
整理：3721RD
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大家好，本人在导入网表后，PCB没有提示有错误；但是当进行约束管理器的约束规则的设计后，出现了如下的DRC错误，但是我不能判断为什么会这样。现在特地来请教大家。图如下：
全局图显示
局部显示
这种E/D的DRC好像可以忽略的吧。
再追加一下错误显示的原因，图如下：
是Electrical 中的最大最小传输时延，有问题，但我不太清楚这是否有很大影响
因为有的地方好像说影响不大
我这个地方搞不太清楚
所以想请教大家
最大最小延时只是针对信号线而言的，与引脚没有关系，你首先检查下你的引脚所连的net是否跟原理图一样，如果一样，那应该就是你的constraint设置的问题，看看孔与孔的间距是否跟你想要的一样，
哦，我又仔细看了下，原因找到了，bga封转的孔实际是在表层的，比如说top层，然后你放的电阻或电容也在top层，两个挨的太近或重叠了，所以报错。
你的信号线如果不是很担心延时的问题，这个可以不用考虑，一般不会大于10ns，也就是说你设置最大值为10ns，肯定是够用了，一般为零点几ns
谢谢大家啦
这个问题可以等到布线之后再看，对当前的DRC不必过于在意。