6层高速板 叠层阻抗控制请教

      有一款arm板，用ddr3内存跑1066.  6层设计。叠层方式 top ，gnd ，sig1 ，power，gnd，bottm。
top --   1.9mil
pp --     3.8mil
gnd--   1.2mil
core -- 5.12mil
sig1 --  1.2mil
PP --  36.552mil
power--1.2mil
core--  5.12mil
gnd --  1.2mil
pp  --  3.8mil
bottm -- 1.9mil
要求 top，sig1，bootm   5mil 单线 50     4.5/7.8mil  差分100
不知到sig1 是否可以做到阻抗?

你这种层叠属于非常规叠层，我最近也有做过类似的叠层，你的电源层对你的第三层走线层阻抗影响不大，可以忽略，他主要还是参考第二层的地。

当然可以啊，在我的帖子里:关于多层板50欧姆和100欧姆的阻抗设计方案里有类似的喔！有空我帮你用Polar软件计算一下吧.

建议你的4 5层交换一下，阻抗可以控制，ZTE常用这样的叠层。

4 5层交换的话，bottom层的参考平面会容易夸分割

另外你这个是假8层结构啊，很多板厂需按8层板收取工程费的！建议换位思考一下.

另外你这个是假8层结构啊，很多板厂需按8层板收取工程费的！建议换位思考一下.