微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 帮忙看下,铺铜的问题

帮忙看下,铺铜的问题

时间:10-02 整理:3721RD 点击:
我在地层铺铜时,遇到这个问题,未命名1是电容全部在铺铜区域会有错
未命名2是电容焊盘不全在铺铜区域,就没问题



错误我现在知道了,应该是节点那里有问题,但不知道如何去把这个给取消掉啊
求指教

铜皮的连接方式有问题,对于SMT器件可以采用全连接

请问我能不能这样理解,在Top或者Bottom铺铜飞时候就采用全连接

一般焊接器件,他不会用全连接的,当然前提是满足通流的情况下不用全连接。你可以采用花连接,但是花连接的层数别超过3层(包括负片层)。正常情况下其他器件采用全连接。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top