微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 求解差分线间距问题

求解差分线间距问题

时间:10-02 整理:3721RD 点击:
大家在走差分线的时候,间距是怎么控制的呢?
是不是除了满足阻抗要求外,还要满足之间的耦合要求,控制在3w以内呢?

没人解答啊,比如说我的线宽是5mil,那么考虑到耦合,3w之内耦合最好。是不是间距不要超过10mil呢?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top