关于cadence 等长设置问题求解
时间：10-02
整理：3721RD
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1、在设置等长前，首先要进行叠层设置，这是为什么呢?目的是为了设置pin delay和 z axis delay吗?
2、为什么要建器件模型呢?
小弟有如上两个问题，希望大家给于解答，谢谢
2、为什么要建器件模型呢?
小弟有如上两个问题，希望大家给于解答，谢谢
只能说都不是必须的
设等长有N多方法……
小编的意思：
1、可以不定义pin delay?
2、如果是这种方法，设置模型是为什么呢?
新手，希望小编指点哦，谢谢
先要知道什么是pin delay
以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的
第二个问题，，加模型是为了提取拓扑结构，，在里面设规则，，
不提取一样可以设……
哦，谢谢。
不过我对pin delay确实了解的很少，我想问的是pin delay与层叠结构是有关的吧?
这里提取拓扑结构?是不是就是为了提取一个等长的路径啊?
感觉小编是在用SI分析做约束
pin delay与叠层无关，，只是芯片的参数之一