请问如何在allegro里放置测试点啊？
时间：10-02
整理：3721RD
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就是不用修改原理图，而直接在pcb上放置需要的test points，并且分配不同的nets
将TP做成VIA模式，通过天枰，将其添加
多谢！
第一步：把TP做成VIA------已经完成；
第二步：通过天枰添加-----不知如何进行?（啥是天枰?），能给出具体步骤吗?
setup\constraints...
就是在约束里，像添加VIA一样，将其添加。
不能像place元件那样添加吗?
汗，这样添加不是更方便，又不需要修改原理图，不正合你意！
还是不太明白
难道是修改这个：
如下图，添加
如下图，添加
测试点
