微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 关于覆铜,还有个问题一直困扰着我很久了,请高手帮忙解决

关于覆铜,还有个问题一直困扰着我很久了,请高手帮忙解决

时间:10-02 整理:3721RD 点击:



如上图,手工画上去的静态铜我们一般很少会再去删它, 当我再覆动态铜后, 进行孤铜删除时,有些静态铜显示为孤铜,(明明已指派好了网络的) 这时如果采用一次性删除孤铜的操作,这块静态铜也会被删掉, 有些手画上去的静态铜则不会变为孤铜.这是怎么回事呢? 好像只要是T字连接处都会变成孤铜.


是没法解决还是.....?

只要包含pin或者via(同net的),都不会是孤铜。反之,就是孤铜。
不建议走T型线 建议走Y ,就没有必要铺铜箔了~

原来是要有PIN和VIA才可以啊,走线不行?昏倒,唉

连一根线上去就可以了 撒旦

用静态铜吧,好管理一些

本来就指定了那根线的了.

那些我本来就是用静态呀.

在静态铜上拉根导线(端点落在铺铜上)试试

10楼的方法,我赞同!

10楼 老手

建议将电源线的三角形SHAPE弄成静态的应该就可以铺上

固定住。就删不掉了吧!

怎么个固定法?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top