微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > DDR2布线规则

DDR2布线规则

时间:10-02 整理:3721RD 点击:

Parameter                                                Min           Typ    Max                     Unit
CK/ADDR_CTRL   nominal trace length CACLM-50 CACLM CACLM+50              Mils
CACLM is the longest Manhattan distance of the CK and ADDR_CTRL net classes.
请问这个规则在约束里怎么实现?
参考资料    ti  ddr2布线指南
http://focus.ti.com.cn/cn/lit/an/spraac5g/spraac5g.pdf

先看下 Manhattan distance,用show element,find下选择nets或者clines,对话框中有曼哈顿距离;设置约束的时候再ECS下设置就可以了。

回复 cccccc32 的帖子
多谢,
要不然只知道Manhattan· length  的含义  
却不知道怎么具体实现  

神仙! 你搞错了吧,怎么给我扣分了?

你是感谢我吗?

回复 cccccc32 的帖子
不好意思 这两天没有上论坛
平分功能以前没用过,不知道那是评负分的  真是不好意思

多谢

回复 alexjiang998 的帖子
你也在布DDR2吗?

谢谢分享!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top