请问DDR2时钟线长度约束

我做了一个板子,两片DDR,从CPU引出一路CLK,使用了一个时钟缓冲器分成两路送到两片DDR,这样的话时钟的长度怎么算啊,与DDR的数据线怎么匹配长度? 是看 缓冲器到DDR的长度 还是 CPU到缓冲器加上缓冲器到DDR的长度和?
如果没有缓冲器,为了建立时间保持时间,CLK长度比数据线长度稍长还是稍短?
多谢各位做过的来讨论一下啊.

缓冲器前后的长度加上缓冲器的延迟，数据要长用来保证建立时间用

缓冲器前后的长度加上缓冲器的延迟---对的。
时钟线要比数据线短；

回复 xiaoyong_21 的帖子
你好,这个具体的数值是怎么确定啊? 缓冲器的延迟怎么定?如何转换为走线长度?
数据线比时钟线长多少啊?

回复 xiaoyong_21 的帖子
你好,这些数值如何确定啊?

回复 congbupt 的帖子
我也在ddr2
你的主控芯片是什么?
我的是ti 6446