请教一个DDR布线的问题
时间：10-02
整理：3721RD
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全几天在论坛中下载了一篇名叫《ALLEGRO 约束规则设置步骤（以DDR为例）》文章中介绍。原话是：DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链状拓扑，可比 ddrclk 线长 1000－2500mil，绝对不能短。而最近了解freescale的I.MX51芯片《Interfacing mDDR and DDR2 Memories with the i.MX51》中介绍，无论地址线、数据线和控制线都必须小于等于clock length。希望有DDR经验的朋友解释一下原因，我觉得应该以freescale为准吧，毕竟是国际大公司，还有就是必须比clock length短的原因
顶起来
帮顶
之前都是按时钟线最短来走的，还真没看到过freescale的文档，请有过经验的讲解一下吧，谢谢！
顶！
其实主要看CPU了每一个CPU的设计规范是不一样的！有的是时钟最长有的是时钟可以比地址短点，建议你做的不管是哪个CPU，都找下该芯片的设计要求看下那上面是怎么写的 如果没有的话 呵呵我一般做的是数据地址时钟一样长，虽说那样太严格了，但是可以通用所有板吧
回复 zhangsenzhixing 的帖子
我觉得还是应该按照freescale的资料来布线，不能按照大众的经验来，还是非常感谢您的回答
简单来说·CLK应该是最长的·控制线次之··CLK跟控制线·数据线·地址线·都是有关系的·
谢谢分享，学到知识了。
是时钟线最长的，一般来说 数据小于控制地址小于时钟，这样一个顺序
10楼的兄弟，请问你在哪看到这样的长度顺序?
拿TI的6437来说吧，如果像你说的，我做的是时钟线小于数据小于地址，这样子会有问题，但实际上是可以用的。
我觉得还是6楼说的对，应该看具体CPU/DSP/FPGA的设计要求来设置约束；
呵呵,51的线我布好,目前在调试中