allegro中怎么在class之间进行线长长度的约束？

各位大牛，我在做一个DDRSDRAM的布线的约束，其中有一个就是要求：数据信号 长度< 地址控制信号长度 < 时钟信号长度。由于，这三组信号线都是定义成了netclass。不知道怎么在allegro中进行设置，才能实现这样的约束。
这里先谢谢啦。

以上三组信号的组间长度差控制在10mm（390mil）以内。