微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 请问为何allegro16.3在建封装时无法自定义图纸大小,多谢。

请问为何allegro16.3在建封装时无法自定义图纸大小,多谢。

时间:10-02 整理:3721RD 点击:
请问为何allegro16.3在建封装时图纸大小选择other,但是无法改变extents中的值,请问如何解决,是我哪里设置不对么?多谢。


同求.....不知道是不是16.3的一个bug

不觉得是bug 很随意的设置啊


在来一个 说明问题

赞一个.............

我也遇到了这个问题,不知道是不是没有完全破解啊?高手帮忙解决一下,谢了!

没结束当前命令……

我也有这个疑问

可以设置的,顺序问题吧

找找自己的问题

可以随便设置画布大小的

我曾经在16.3里面碰到不能两个一起改的问题
只能先设置X,确定后再进来一次设置Y,麻烦了点,但总算能设
后来发了那么多补丁不知道修复了没有

其实是坐标原点的问题,你设超出了原点,当然改不了。

这个不是问题,不需要补丁。

这个不是问题,不需要补丁。我遇到过很多次,分别修改xy和width等为合适值,就可以修改了。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top