微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 请高手们,帮我解决下生成netlist时,总报错,多谢了!

请高手们,帮我解决下生成netlist时,总报错,多谢了!

时间:10-02 整理:3721RD 点击:

我是个菜鸟,刚接触这软件不久,
绘制原理图,并没有使用BUS ,只用了网络标识,查找了一天也没找出原因来,都整晕了,
请高手们看看,这到底问题出在哪了?谢谢了!

Checking Electrical Rules
WARNING:  [DRC0004]  Possible pin type conflict U34,3B2 Bidirectional Connected to Output
                    SCHEMATIC1, PAGE1--PON  (441.96, 182.88)
WARNING:  [DRC0004]  Possible pin type conflict U19,MOD_DEF0 Output Connected to Bidirectional
                    SCHEMATIC1, PAGE1--PON  (309.88, 96.52)
Checking for Unconnected Nets
Checking for Invalid References
Checking Misleading Tap connection
Check Bus width mismatch      
  并显示Updating Allegro PCB Editor Board

好像是提示双向属性的引脚接到输出脚了,

嗯,是的,谢谢! 也与在allegro 中library的path 设置有关,我调整了后就可以了!

pin conflict不会影响netin

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top