导入网络表出错了，请帮忙看看

之前导入网络表正常的，PCB画完后，想重新导入网络表，检查下，结果无法导入，看他写的内容，有点看不懂?哪位帮忙看看，谢谢！
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(                                                                     )
(    Allegro Netrev Import Logic                                      )
(                                                                     )
(    Drawing          : e705_2450_main_board-V1.0_20100919.brd        )
(    Software Version : 16.3S017                                      )
(    Date/Time        : Thu Oct 21 14:29:27 2010                      )
(                                                                     )
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------ Directives ------
RIPUP_ETCH TRUE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'E:/HYD/yiluo/E701-pan/E705_2450/e705_2450_main_board-V1.0_20100919.brd';
NEW_BOARD_NAME 'E:/HYD/yiluo/E701-pan/E705_2450/e705_2450_main_board-V1.0_20100919.brd';
CmdLine: netrev -$ -i E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro -x -y 1 E:/HYD/yiluo/E701-pan/E705_2450/2450/#Taaaaaa02748.tmp
------ Preparing to read pst files ------
Starting to read E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro/pstchip.dat
   Finished reading E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro/pstchip.dat (00:00:00.21)
Starting to read E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro/pstxprt.dat
   Finished reading E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro/pstxprt.dat (00:00:00.04)
Starting to read E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro/pstxnet.dat
   Finished reading E:/HYD/yiluo/E701-pan/E705_2450/2450/allegro/pstxnet.dat (00:00:00.04)
------ Oversights/Warnings/Errors ------
------ Library Paths ------
MODULEPATH =  .
           d:/Cadence/SPB_16.3/share/local/pcb/modules
PSMPATH =  E:\HYD\yiluo\E701-pan\E705_2450\LIBRARY\
PADPATH =  E:\HYD\yiluo\E701-pan\E705_2450\LIBRARY\
#1   Run stopped because errors were detected
netrev run on Oct 21 14:29:27 2010
   DESIGN NAME : 'E705_2450_MAIN_BOARD_20100925'
   PACKAGING ON Sep 13 2010 21:12:36
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  1 errors detected
No oversight detected
No warning detected
cpu time      1:26:57
elapsed time  0:00:52

你如果是在已经画完的PCB上导入的话，系统是不会让你继续的，因为这样会抹掉你之前完成的工作。你可以重新打开一个新的页面，板框等准备就绪后导入网表，是不会出错的。

为什么?难道我后续修改原理图，重新导入也不可以吗?没道理的，

修改原理图后可以重新导入网表的
不过上面的信息里面好像没有说具体哪里错误

重新倒一遍试试

可以重新导入的，我就经常导入，你需要再把第一次导入的步骤做一遍，其实填的内容都一样，比如封装路径，.NET文件路径，这样就可以了，不知道为什么，可能是软件开发时候没考虑全面。