导入网表的时候出错了！大家来帮帮看看哪里错了啊！

(---------------------------------------------------------------------)
(                                                                     )
(    Netrev Allegro Import Logic                                      )
(                                                                     )
(    Drawing          : shiboqi.brd                                   )
(    Software Version : 16.3p004                                      )
(    Date/Time        : Wed Sep 29 20:52:56 2010                      )
(                                                                     )
(---------------------------------------------------------------------)

------ Directives ------
RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'E:/科技项目/虚拟示波器/Cadence示波器PCB';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'E:/科技项目/虚拟示波器/Cadence示波器PCB/shiboqi.brd';
NEW_BOARD_NAME 'E:/科技项目/虚拟示波器/Cadence示波器PCB/shiboqi.brd';
CmdLine: netrev -$ -i E:/科技项目/虚拟示波器/Cadence示波器PCB -y 1 E:/科技项目/虚拟示波器/Cadence示波器PCB/#Taaaaaa00612.tmp
------ Preparing to read pst files ------

#1   ERROR(24) File not found
     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
netrev run on Sep 29 20:52:56 2010
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  2 errors detected
No oversight detected
No warning detected
cpu time      0:00:34
elapsed time  0:00:00

大家帮我看看啊?之前还可以的，后来我修改了原理图之后重新生成网表后，就导入不了网表了！我修改的东西没有问题啊

文件好像不能用中文吧！改成全英文的看看吧

先用英文目录，越简单越好
再看看有没有其他问题

不是网表的问题，你PCB库文件路径设置错误，没找到库。