ALLEGRO的仿真问题（附图），各位高手解答

各位高手，我在仿真的时候遇到两个问题：
1.如何把过孔和内层的传输线加进去仿真
   如右图所示，左边为DSP芯片，右边为FLASH 芯片，中间为传输线，本来我的传输线有三段，BGA PAD ->传输线（顶层）->via->传输线（内层）->via->传输线（顶层）->flash pad,可是从阻抗上来看，中间的那段传输线仅仅为BGA PAD 引出到第一个过孔的那一段，怎么把整个都加进去呢?
2 。仿真后的时间参数问题。
  PROPER DELAY,Switch Delay,SettleDelay,前面那个貌似是延时，在我的概念中，我仿真不过是为了看看信号线在板上的延时，总线之间的相对延时，以及信号的反射情况，然后做总体的时序考虑，可是怎么多出了后面两个时间，他们代表什么意思呢?谢谢。

顶。

看一下！

斑竹呢。来解决一下啊。

帮顶一个

再顶一次

你的这种拓扑结构所采用的是理想传输线
它是前仿真用的，Hyperlynx中Linesim里也是用这种传输线
而如果你板子上trace已经走好，则可以提取拓扑结构来进行后仿真（boardsim）
后仿真是布线后的验证仿真，它采用的是非理想传输线，当然它会根据你的走线情况还有网络中的过孔进行实际的传输线模型提取和过孔模型提取

PROPER DELAY,Switch Delay,SettleDelay
这三个参数都是延时
他们之间的差别可以到网上自己搜索一下