谁能给讲讲PCB上关于关于总线长度差如何计算和使用时序的
时间：10-02
整理：3721RD
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如题。
现在想调等长，想知道怎么计算bus的相对误差。
请各位达人指点。谢谢！
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同样的问题，期待高手指点！
ALLEGRO 有专门的绕线功能，也可以通过计算，总线延时误差乘以传输速率，得到长度误差。不过表层传输速率更快
Allegro Constraint Manager 很容易实现！
现在想知道的不是怎么在规则中设置，主要是更加器件手则中建立保持等时间计算这个总线数据、地址等容忍的长度误差。例如：ddr等