微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 如何设置 package to package spacing DRC value?

如何设置 package to package spacing DRC value?

时间:10-02 整理:3721RD 点击:
有谁知道如何设置Package与package之间报错的范围值啊?我只知道是打开和关闭。

Allegro里没有设置值来限制
即默认之间距离最小为0

我知道了,检查不查距离,只检查是否重叠,是否重叠,就看元件的“place_bound”区域是否出现重叠。
可以打开显示 package geometry-> place_bound_top.

如何忽略这个错误

我也遇到同样的问题了, 我看错误报告里面的 required value:0  actual value: 0.25, 从这个结果来看, 似乎是满足条件的。 为什么还有错误呢, 应该是
“检查不查距离,只检查是否重叠,是否重叠”
现在的问题是, 我不知道在哪里面可以把这个规则 (检查place_bound是否重叠)关掉? 不知道小编有没有找到答案呀!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top