PLL部分频点失锁，求助
已有分析验证如下：
1）SPI及SDM正常，从示波器抓取信号分析时序，从SPI读取回来的信号正常
2）SDM工作在24MHz频率，降低SDM的工作频率至15MHz后仍然不锁定
3）分频器后仿均正常，采用结构为CML与TSPC结构相结合，其中三级CML三级TSPC
4）通过调整环路滤波器参数，已经排除相位裕度及带宽的问题
5）测试时发现环路会出现锁定与失锁相互交替的过程，即观察Vtune信号，会出现锁定的过程，但是在一段时间后Vtune变为0，然后接着出现锁定过程，此过程毫无规律。
请大家分析一下还有什么可能的原因?
小编做的事小数分吗?SDM是几阶的呢?
是，MASH1-1-1结构
那就是三阶-2到3?你的divider是怎么做的呢?在63，64的时候会跳吧?60的时候和66，67是不是就不会又问题?
1.电路架构是否是常规cppll结构
2.不开sdm是否在N=61~63同样失锁
3.vtune波形发上来看一下
电路是CPPLL结构，不开SDM时就失锁，而且只改变分频比，比如其余设置不变，N从60跳变到61时，环路就不锁定，Vtune表现为随机的乱跳
分频器为扩展的5~6级分频器，分频比为32~127，现在在分频比为61~63,64~66,93~95及96~98有问题，是不是分频器在这些分频比端点时出问题了?为什么会这样呢?
你divider的输出有没有用输入打一拍啊，过一个dff，clk是高钟
@hzx85337856，没有，这样只是减小分频器输出的抖动，增加线性度，并不会对功能产生很大的影响啊
这是不锁定情况下Vtune的信号，前面无规则是分频比为63时的，后面是分频比为61时的，都不锁定。但是感觉后面一张像是要锁定，然后环路突然失锁。推测是分频器的问题。但是为什么分频器只有在固定的分频比时才出错呢?
这是不锁定情况下Vtune的信号，前面无规则是分频比为63时的，后面是分频比为61时的，都不锁定。但是感觉后面一张像是要锁定，然后环路突然失锁。推测是分频器的问题。但是为什么分频器只有在固定的分频比时才出错呢?
像是分频器timing有问题。
那你看过你的divider的delay吗?你分频那么大，是不是在那几个点的时候delay是最大的呢?如果delay比较大的话，会让你的phase margin进一步降低的呢?或者你简单算算你的natural frequency大概是多少，和BW比?
因为sigma delta在切换时，如果是分频比在2^n附近时，sigma delta输出的最高位是在变化的，例如有时候会是1000，有时候变成0111，这样最高位变化了。而在divider中如果频率输出电路设计设计的有点小问题，比如用sigma delta输出的最高位来选择该位对应的分频器单元的输出作为整个分频器的输出，那么在最高位从1000变为0111时，divider的输出从第4位对应的指路切换到了第3位对应的支路，此时就会输出有相位误差就乱掉了。一点猜测哈。