Frac-N PLL 锁定后改动小数部分会不会失锁

视改动的速度与你PLL的 bw而定

你的意思是只要我的改动速度比我的带宽慢很多就可以近似认为环路一直是锁定的，不会像是加一个激励然后等一段时间才恢复稳定的那种动态是吗?

这个主要取决于你的DSM和feedback divider，支不支持动态调整分频系数。

谢谢大神回复，问你好多问题了。
我的dsm就是数字综合的mash，divider就是asyn counter，您指的这个支持动态调整的sdm和divider是指的架构吗?有没有文献说这个的，或者具体的名字，我去搜一下看看，因为以前没注意到有专门说这个的啊
再次感谢！

你的vco的频率cover range能不能包括你修改FCW后的频率。
然后FCW的最后小数跳动，这个就相当于环路稳定后的一个小的step response, 稳定下来的时间跟你的贷款有关系。

没有。分析下你的电路可以不。

非常感谢，明白你的意思了～只是我觉得，我改动最小的几个bit的数，其实相当于加了很小很小的step，他的动态特征和我正常加一个step response应该是不一样的，或者说，我的frequecncy变化应该是范围应该是远小于正常的step response。
不知道这么理解对不对

不是吧，
1）最小几bit数的变化，导致频率的变化应该很小很小；
2）PLL不是有锁定范围（?）么? 在小范围内的变动，1个cycle就能实现再次锁定。好久没有弄了，好像是这样的吧