电源电压下降后PLL由锁定变为失锁

最近做了一个简单的CPPLL，输入频率为32.768K的晶振，通过倍频得到1M/4M8/16M的频率，倍频数M可选。 电源电压为3V时，工作正常， 随着VDD下降，到达某个点后（一般1.9V左右），电路会失锁，例如VCO输出4M时，VC=1V，那么此时VC的抖动频率为1/2的参考频率，振幅约0.1V左右。，请问大家遇到过这种情况么? 我自己尝试将 带宽调小，或者调节CP电流，LPF参数等，都没能解决。
大家建议看看我可以从哪方面来修改?
补充：VDD只是在一个范围内会产生VC抖动，导致PLL频率失锁的现象。等VDD下降到一定值，又稳定了。

什么工艺?
用什么实现的?

可能正常工作的时候VC大于1.9V，VDD降到1.9V时，VCO的频率上不去。

你应该是首先分析问题来自哪里。

正常工作电压是多少?

0.18um，5V工艺。由于公司限制无法上图。

你好，谢谢你的回复，距离，我配置分频数M=144,时，VCO输出=122*32.768K=4M,此时VC=1V（VDD=3V)，将VDD下降，到2V以下，VC开始抖动，周期为1/2的参考频率（32K那个），振幅大约0.1V。

你好，正常工作电压时3V。

电压范围那么宽，内部要做regulator

难道电源是变化的吗? 电源变化这么大,KV 自然变化也大。仿真下就知道了

你好，感谢你的回复。我从以下几个方面找问题的：
1.环路带宽，按照书上要求是要小于1/10的参考频率。（后来我用信号发生器代替晶振，未解决）
2.CP电流失配。从仿真上来看充电电流12ua，放电电流12.2ua，重合复位脉冲时电流也很小，而且在VDD较高时可以正常锁定。
暂时还没能够确定问题

你好，还有一个现象，是失锁抖动时有一个范围的。例如VCO输出4M时，1.8V<VDD<2V这个范围会抖动，当VDD降到1.8V以下时，PLL有锁住了，频率正确了

谢谢您的建议，我这是在做PVT仿真时，发现的问题。就想能够找到问题所在，然后改善它

你应该看看电源降低后什么变了，然后分析这个变化对你的环路有什么影响。12uA,12.2uA不会造成失锁的

这个是0.18um的高压器件，和普通的0.5um的工艺器件差别不太大，就是Vth低一些，U0大一点，最低工作电压好好调一下，可以到个1.8V

查看下你的loop gain 和sensitivity吧 可能被电压影响了

小编请问最后查处是什么问题导致在吗