请教关于VCO的Phase noise
中心频率定偏了?
个人理解，这是由noise model引起的，比如flicker noise是按1/f的关系model的，当f---->0时，model出来的噪声---->无穷大，显然这是不合理的。
我平时都是看1KHz以上频偏的相位噪声，Hz这个量级的不关心，一方面model出来的值本身就不准，另一方面在pll环路里面由于高通传函关系这部分噪声直接忽略。
这个问题以前也和同学讨论过，基本上也是这样的结论，但是也不是很确定。如果是model的问题，那么大概多大频偏以后是较为准确的结果?
还要就像你说的，频偏很小处VCO的相噪声对PLL不影响，主要是由PFD/CP和Divider决定，把各部分的噪声都考虑进去，得到的PLL相位噪声也是在频偏很低都情况下是随频偏减小而增大的，因此这里的Phase noise将对jitter产生很大影响。那么我们实际上将Phase noise换算成jitter都话，低频都截止频率该如何选取呢?一方面像你所说的低频段都phase noise仿真不正确，而另一方面低频段都相位噪声又对整个pll都jitter产生很大影响。
如果pll环路带宽较宽，比如有几十KHz以上，那么VCO近端（比如几百Hz以下）噪声是不会对总体噪声有贡献的，因为它是一个高通的传函。你还担心pfd/cp/divider的近端会贡献很多噪声，就我经验而言，tsmc .18或.13工艺下，100Hz以下频偏时pfd/cp/divider噪声贡献会远远小于晶振，因此也可以忽略，对于smic这种flicker noise暴大的工艺也许另说。在100Hz以下如果噪声还不是由晶振贡献的，我估计一定是某个地方出错了！仿真的时候，我都是从100Hz开始取pfd/cp/divider/vco的噪声数据。 在算总体的噪声积分时，我则是从300Hz开始计算，实际上你可以验证一下，从30Hz开始与从300Hz开始不会有区别。
如果pll环路带宽很窄，比如只有1KHz，这一定不是片上集成的pll了，前面讨论的结果可能得另说。
恩，验证了一下，确实是影响较小。
晶振都相噪声以前没怎么考虑，一般是什么量级，比如在偏100，1k,10k，100khz处相噪声一般多大?
depends on your output frequency, the higher the better
generally speaking, phase noise of XO is excellent！
那晶振对PLL都jitter的影响需要考虑吗?
Study~
flicker noise 在 BSIM3.3 以上是由
NIOA, NOIB, NOIC, EM, EF 五個參數所決定
公式可看 BSIM3.3 的書
受教了
请教一下，要如何仿真phase noise啊?困惑
用hspice或者spectre可以吗?
同问，如果在ADS仿真PHASE NOISE OF A RING OSCILLATOR （由电源上的干扰引起）请问需要对输出信号做什么函数呢?
谢谢
thanks
学习中
XTAL的phase noise虽然好，但是经过反向器链buffer后，出来的phase noise基本被电源的noise dominant了，怎么破?