CDCE62002输出时钟频率偏差

目前在使用CDCE62002来产生差分时钟，利用FPGA通过SPI接口进行配置，首先通过CDCE62002 EVM软件生成相应的寄存器值，利用SPI接口将值配置到RAM中，读回的值与写入的值一致，而且pll_lock信号始终都为高。但是out输出的频率与实际配置的频率有很大偏差，如，软件设置输出为60MHz，实际输出就为109MHz；软件设置为50MHz，实际输出就为91MHz，软件设置为100MHz，实际输出就为180MHz……

输入选择AUX_IN (10MHz)，输出都为LVPECL类型。

不知道是什么原因，请高人指点，谢谢！

那肯定还是你寄存器的配置有问题，能说说你是如何配置值的吗？

寄存器0的值为0x32460070

寄存器1的值为0x8785A001

输入时钟频率为10MHz，设定out0输出为75MHz，实际输出136MHz

请问，这个寄存器值有问题吗？请指教！

还有，寄存器2需要配置吗？我把寄存器2写入0x2之后，芯片不工作了……

配置过程还需要注意哪些？

问题同http://www.deyisupport.com/question_answer/analog/interface_and_clocks/f/59/p/110529/323172.aspx#323172

我最近也在调试CDCE62002时钟芯片，输出的时钟和配置值有偏差，不知道是哪里的问题，想咨询一下，方便留个QQ吗？我的是1852468573

不知道你用的输入参考钟是多少，我同样的方法进行配置，参数都是用工具生成的，参考时钟为25M的时候输出就没有偏差，参考为10M的时候就有很大偏差，不知道什么原因，TI员工回复我说10M没问题，但我不知道他们自己上板调过没。这就是我现在的现象

把10M的信号用信号源产生试一试。把幅度调大一些