adc12j4000关于jesd204b链接问题

adc12j4000采用4Gbps的采样率 旁路模式 寄存器205读回来的状态是18h,目测是对的。寄存器31读回来的一直是C7h，即dirty capture一直是高。fpga ip核pcs层读出来的数据一直不对，导致链路一直同步不上，同步信号sync一直为低。哪位大神能帮忙指点迷津

dirty capture一直是高, 这反映的是硬件问题, 先检查一下硬件呢

查一下LMFC对不对

看看K28.5发出了没有

SYSref给的对不对

非常感谢您的回答，不知LMFC如何测量，adc12j4000好像没有频率输出引脚。我把采样率降到1G以后，此时数据率为2G，用示波器对输出数据进行测量，发现输出的数据确实为K28.5的8/10编码，但此时我读取回来的dirty capture还是一直为高。我的sysref是由fpga产生的，产生sysref所用的时钟是与ad采样时钟同源的另外一个时钟，周期也是根据公式计算的。但是fpga IP核pcs层依然不对，现在怀疑是ip复位不正确导致的，不知有没有例程可供参考。我用的是altera Stratix V系列的一款芯片

非常感谢您的回答 请问您说的是哪一部分硬件问题呢

你好，我也在调试ADC12J4000，读取205寄存器的值也是18，但在手册中说明该寄存器的BIT1为高表示锁相环锁定，读到的18应该表示的是锁相环未锁定啊。

你好 我用的是旁路模式 所以没有用锁相环 所以我的锁相环不需要被锁住呀

非常感谢你的回答，我也用的是旁路模式，之前的错误是因为接收端的配置问题，现在又遇到了新的问题，希望想你请教，我在进行ADC 测试接收的时候发现LANE6会每隔16个周期接收到4个字节的0，使用D21.5和其它的测试模式也会这样。而且除了LANE0和LANE7之外，其他的通道除了接收到测试数据外会出现其它的数据。这是什么原因呢？

不客气，也没帮上忙，我觉得这个是不是你整序没有整好呀，我之前是ip核没有配置对，所以没有同步上，我同步上之后，测试模式的数据都收对了

不好意思 刚才的回答貌似有问题 整序是对采样数据进行整理才需要的 您现在是测试模式 请问您说的16个时钟用的是哪个时钟 是恢复出来的时钟吗 还有您的接收与发送之间同步上了吗 可能是IP核配置问题 或者时钟问题 建议你可以用示波器点一下AD每个Lane的输出看是不是正确 我就是通过这个方式发现是我接收端的问题