关于DCA38J84JESD204B的配置方法

我现在配置DAC38J84的JESD204B，配置采用
L M F S HD INTERPOLATION                                       
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serdes速率为6.25G，采样率为2.5G，DAC PLL采用的是PASSBY mode，所有的警告寄存器只有DAC PLL out of lock置1，还有个保留位为1，其他的都为0，但是FPGA发送了一个sin波形过来，DAC没有输出，不知是不是还需要其他配置，serdes的使能都已配置。文档上说另一个文档名“JESD description of the correct startup sequence”没有找到。

board 0 index 0 Reg 100 = 0x0
board 0 index 0 Reg 101 = 0x0
board 0 index 0 Reg 102 = 0x0
board 0 index 0 Reg 103 = 0x0
board 0 index 0 Reg 104 = 0x0
board 0 index 0 Reg 105 = 0x0
board 0 index 0 Reg 106 = 0x0
board 0 index 0 Reg 107 = 0x0
board 0 index 0 Reg 108 = 0x3
board 0 index 0 Reg 109 = 0x0

还有就是config73这个寄存器该怎么配置，

config73 0x49 15:0 link_ assign Each JESD lane can be assigned to any of the 4 links. There are two bits for 0x0000
each lane: “00”=link0, “01”=link1, “10”=link2 and “11”=link3
bits(15:14) : JESD lane7 link selection    3
bits(13:12) : JESD lane6 link selection    3
bits(11:10) : JESD lane5 link selection    2
bits(9:8) : JESD lane4 link selection        2
bits(7:6) : JESD lane3 link selection        1
bits(5:4) : JESD lane2 link selection        1
bits(3:2) : JESD lane1 link selection         0
bits(1:0) : JESD lane0 link selection         0

bit说明后为我现在的配置，不知是否正确。

请问是基于我们的评估板设计还是自己画的板，你可以参考我们的评估板手册设计

是自己做的板子,现在的情况是：与FPGA的JESD204B能够同步，config108显示的只有DAC PLL失锁警告，但是每个lane有警告错误（写请求和FIFO满的警告），FPGA发送了一个模拟的波形过来，但是DAC上无输出。

应该是DAC配置还不对或者是dac的时钟还不对，fifo满了但是还没有输出。请对比evm检查配置或时钟