JESD204B 系统设计问题

大家好，近来接触JESD204B接口协议，采用SUBCLASS1方案，在系统设计上遇到诸多问题。首先SYSREF和DEVICE CLK 一般有不同的电气特性，一个可能是TTL的，另一个是CML的，并且在不同的电压域，如何能保证到达各器件内部之后，仍能满足建立保持时间要求呢？特别是DEVICE CLK采用2.5G的高频情况下。如果以外部时钟控制芯片去调整的话，即使在常温下能保证DEVICE CLK正确采样SYSREF生成LMFC，但是随着温度升高，也会有采样亚稳态出现，当系统需要同步的芯片较多的话，这个问题更难解决。在系统设计上不知有些什么要求，还望有经验者指点一二。

可以参考一下TI的JESD204B时钟产品LMK04828，器件手册里有输出组态的外部端接信息。

也就是说 ，各器件SYSREF与DEVICE CLK的正确采样及匹配问题，全部都落在时钟分配电路上，那不知道各个ADC及DAC内部还需要有微调这两个信号时序关系的电路吗？

你可以参考一下ADS42JB69的手册，里面提到可以用SYSREF做同步（subclass 1），也可以用SYNC做同步（subclass 2）。至于DAC，TI的DAC38J84应该还在内测吧。

同步方案有问题，期望TI中的高人给予解答。温度从-40变化到85时，如何保证SYSREF与DEVICE CLK的建立保持时间一直不会违例啊？LMK04828输出的同一pair的SYSREF和DEVICE CLK在某个温度下的最大skew是25ps，但是温度发生变化时还能保证skew在25ps以内吗？我认为除非有一个回路不断检测校准两者的相对相位关系，否则在宽温范围内工作很难满足建立保持时间，进而无法实现多器件同步要求。

这个25ps，是指在全温范围内的最大值。这个在June 2013版本的手册中的第20页有写。测试的温度和电压在20页的头两行

可不可以理解为，各器件SYSREF与DEVICE CLK的正确采样及各器件间的匹配问题，全部都依靠时钟分配电路的调整来解决，那不知道各个ADC及DAC内部还需要有微调SYSREF与DEVICE CLK时序关系的电路吗？

又仔细看了一下datasheet，device clk与sysref之间25ps skew的测试条件是fclk=245.76MHz，但我关心的是输出的device clk以及sysref分别是多少Hz呢？如果device clk频率为最高频率，还能满足25ps的最大skew吗？

你现在用的JESD204B 的ADC和DAC是哪一款？要求的Device Clk是多少？

目前用的是IDT 的一款 DAC，device clk是2GHz，之后考虑用到更新的产品，device clk将达到4GHz。

这个料不熟悉，你要看看DAC的容忍的指标是多少。

是的 ，现在的主要问题是按照JESD204B协议没法实现多器件同步，即使是在常温下实现了多器件同步，随着温度的变化也会出现各个器件内部的LMFC间出现+-一个周期的差异，原因就在于SYSREF与Device clk随温度变化不一致，当变化到边沿采样时，出现了亚稳态采样的问题。如果在device clk高达2GHz时，在全温和全电压条件下，SYSREF与Device clk相对抖动在25ps以内才可能有足够的采样窗口保证全温条件下的多器件同步。个人认为目前这个协议还不够成熟，或者我还不得要领吧。

http://www.idt.com/about/press-room/idt-reports-q3-fiscal-year-2014-financial-results The following highlights the Company’s financial performance on both a GAAP and supplemental non-GAAP basis. The company is pursuing the divestiture of its high speed data converter business and is in active discussions with potential buyers. For financial statement purposes, the business will be classified as assets held for sale and will be treated as discontinued operations for all periods presented. IDT has excluded results from the high speed data converter business from current and historical GAAP and non-GAAP results. The Company provides supplemental information regarding its operating performance on a non-GAAP basis that excludes certain gains, losses and charges which occur relatively infrequently and which management considers to be outside our core operating results. Non-GAAP results are not in accordance with GAAP and may not be comparable to non-GAAP information provided by other companies. Non-GAAP information should be considered a supplement to, and not a substitute for, financial statements prepared in accordance with GAAP. A complete reconciliation of GAAP to non-GAAP results from continuing operations is attached to this press release.

我是做系统的，现在主要考虑系统能否实现的问题。至于具体的器件只要符合协议和系统要求，可以很灵活。希望能多和Ti的系统同行交流学习~谢谢！

Hi Hao Tian2：

您好！想问一下您的问题现在解决了么？另外还想请教一下ADC_CLK,FPGA_CLK,和SYSREF这三个之间有什么样的关系呢，是根据JESD204B协议里面的L,M,S,K等参数来设定的么？还有想请教一下你们是不是用LMK0482X系列的时钟芯片产生这些CLK的，LMK0482X时钟芯片好像有些频率的clk不好产生，是不是呢？谢谢！