JESD204B协议相关问题

最近在使用JESD204B协议，遇到一下问题。我使用的是FPGA与DAC38J84。

1：有关SYSREF时钟问题，DAC的时钟为1.2GHz, FPGA中JESD204B IP核配置为发射，shared logic in core。IP核的参考时钟是1.2GHz分频的300MHz，SYSREF时钟准备在FPGA内部对300MHz分频产生，然后供给DAC38J84与JESD204B的IP核。请问这种方案是否可以？还有就是SYSREF的时钟频率如何确定？

2: 有关AXI4-LITE接口问题。生成IP和的时候会配置一些参数L、M、F，请问配置的寄存器ILA Config Data4、5 中的N，N‘，M等参数还需要通过AXI￥-LITE配置吗？是不是在DAC38J84那边配置好L、M、F就可以了？

3:参数K的配置问题，手册中解释为frames per multiframe,是什么意思？这个参数如何计算？是随意给还是与L、M、F这几个参数有关？

您好，请参考附件文档