求助大佬，sv验证
时间：10-02
整理：3721RD
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sv验证初学者，在module中定义三个task，在第三个task中要求前两个task的ready信号变低便停止仿真，该怎么设计?
是两个task的ready同时变低还是一前一后以最后一个为准?
一前一后，以后一个为准
可以在该task中使用@(negedge sencond_signal_negedge);
在main_phase中，该task完成后进入seq_item_port.item_done();
这样就可以实现。