请教一个XA（customsim）和vcs联合仿真

求教一个问题：
我用customsim和vcs联合仿真，跑通了工具自带的例子（spice top ，verilog child block），但是用同样的设置跑另外一个仿真，好像verilog子模块认不到了，在simv.msv文件夹里只产生了一个through_net.rpt， 接口报告都是a2a。而例子中产生的报告不是through_net.rpt，而是interface_element.rpt,并且报告中的接口都是a2d的。
我在例子中用的vcsAD.init和xa.cfg文件以及run文件，和实际用的都没有区别。
不同的是，例子中只有一个verilog子模块，verilog子模块中没有层级结构。
我的实际应用中verilog模块里面有层级结构，并且都是verilog的。大概是这样：
spice_top
/\
/\
/\
spice_1verilog_1
/|\/|\
***/|\
/|\
/|\
/|\
/|\
verilog_1_1 verilog_1_2verilog_1_3
需要有什么特别的设置么?求教大神解答！非常感谢。

贴出你的ad.init看看?

who know it?