formality中遇到unmatch的问题，请高手指点下
谢谢！
在线等啊。
什么叫门控时钟unmatch?这个时钟是不是连接到了register时钟端口了? 你要检查一下register的输入端是不是match,ummatch是要解决的。
谢谢楼上的指点，但是我还是不明白，时钟肯定是连到了寄存器的时钟端口上的，但是就是检查match的时候，这个寄存器没有mstch上，但是最后验证的时候确实对了的！
那么这个寄存器应该怎样设置检查match or unmatch呢?谢谢了
高手说下噻...
very good
在PostProcess中都会提醒你共有哪些unamtch point，哪些要关心，哪些culled。
一般说来，门控latch不用关心。
是在不放心跑下lec看看结果如何。
门控时钟的unmatch可以不用管，在verify时默认情况下不对使用clock gating的设计部分进行验证。如果需要对clock gating设计部分进行验证，可以使用verification_clock_gate_hold_mode命令，默认为none, 即不对使用clock gating的 设计部分进行验证，可选其他值有low, high, any，分别设定clock gating不工作时输出的clock值为低，高，低&高。
学习学习。
虚心的学习之。
果然七楼是高手
学习一下啊
7楼说的不对啊
verification_clock_gate_hold_mode指的是clock gating cell什么时候使时钟有效，是高是低还是高低都有，这个和dc命令里面生成clock gating的命令有关了
哈哈，formality这个东西， 总是感觉有点水
哦，明白了
虚心学习
虚心学习啦。
学习学习
ggggggggggggggggood
虚心的学习之。
12楼果然高
果然如此，七楼高手
高手说下噻
学习学习