UVM 中的driver问题

task run_phase(uvm_phase phase);
vif.cmd_en<= 1'b0;
vif.op<= 1'b0;
vif.addr<= 8'b0;
vif.wr_data <= 8'b0;
while(！vif.rst_n)
@(posedge vif.clk);
while(1) begin
seq_item_port.get_next_item(req);
//begin_tr(req);
@(posedge vif.clk);
vif.cmd_en<= 1'b1;
vif.wr_data <= ((req.op == R) ? 0 : req.wr_data);
vif.addr<= req.addr;
vif.op<= ((req.op == R) ? 0 : 1);
@(posedge vif.clk);
vif.cmd_en<= 1'b0;
vif.wr_data <= 8'b0;
vif.addr<= 8'b0;
vif.op<= 1'b0;
//end_tr(req);
@(posedge vif.clk);
if(req.op == R) begin //注意这里！
req.rd_data = vif.rd_data;
end
seq_item_port.item_done();
end
endtask

这是driver的代码，我不明白的是数据不都是有sequence产生的吗?这里面怎么还有对iterface的驱动呢?

driver的本职工作就是先从sequence中取数据，再按照相应总线行为把数据驱动到interface

这个我知道，现在想明白了，当时是刚刚接触UVM，其实是这个代码写的不够规范，规范的代码driver只是起到传递数据的作用，对于数据的赋值都是sequence做的

赋值是在driver中做的吧，sequence只是负责产生数据。

所谓的赋值难道不是数据吗?我的理解是这样的写法是可以，但是在实际中一般不会这样写，最好的是driver知负责传输，sequence才负责数据的产生

你理解错了，这有点像monitor的功能，但是还是归为反馈模型比较合适。这时候sequence可以利用这个req做点事，把req给rsp也是可以的。况且有些情况下没有monitor, 把DUT上的输出赋值给req就可以拿输入输出做check了

通过get_next_item抓到了SQR送过来的transaction, 在DRV中将数据从TLM层分解为bit级别，然后通过interface送给被测设计。

Thank you for sharing

1、你这个是典型的总线读写操作方法，且读写操作写到了一起。
2、从重用及可读性考虑还是读写（drv与mon）分开比较好