关于systemverilog的使用

正在做毕设，用verilog编写了一个仿真平台，但要求是用systemverilog写
现在遇到问题，我写出来的sv文件能够编译过去，但想仿真，在选择仿真文件时候就不显示那个sv文件。
我用的软件是questasim，不知道该怎么去仿真systemverilog文件
希望各位朋友能教下我。卡了很久了。没有找到会的人。

同求高手解答

你的仿真文件就一个?你用的是否module?确定是在start simulation这个选项里面找不到module的名字吗?

我就是跟verilog使用一样的方法,add了一个systemverilog类型的文件，然后编译
start simulationg后在work中所有的verilog文件都有，就是没有那个systemverilog的仿真平台

就这是个样子，仿真中没有sv文件

已解决了，谢谢大家

解决方法?

module的名字和另外一个verilog语言命名重了。惭愧。
改了一个新的名字

是吗，那我也得学学啊，我都不知道怎样新建一个systemverilog文件

新建类型，选systemverilog类型就行了

学习了，————，—，——

重名? 嗯 这个还真没想到

看看，学习学习

先创建一个vs的文件

谢谢小编分享

看看....................