UVM中SVA可不可以加在DUT内部的block中

目前我在UVM中想加入SVA，现在看到的方法是在interface中加入SVA。我的问题是，如果我的TOP DUT中是由很多block组成的，并且每一个block是有UVM验证环境的。那么当我想对TOP DUT做SVA时，只用在interface中加入SVA，并通过UVM观察即可。但是当我想对内部block之间的信号进行SVA验证时，请问怎么做?难道必须在block level的UVM中看吗?
还有，如果我将SVA写到每一个block design code中，那么在UVM中可以check我design中的SVA吗?
大神现身回答吧！

引到TOP层就可以。

那我在DUT里面的SVA，也就是写在Design里面的sva可以通过UVM查看是否被cover了吗

DUT内部写的断言，在仿真的过程中只要条件触发，就可以check了。UVM和DUT之间只能通过接口来进行数据通信。
你的意思是DUT内部的断言如何在UVM中检测吗?

对的，怎么在UVM中检测阿

这个貌似做不了吧。你做这个的目的是什么呢?

请问能不能留下联系方式，交流一下 谢谢

我现在在公司实习，公司从一开始没有UVM到现在要用UVM来做都是让我来探探路的。现在做完block级别的模块有两个了。如果现在要做TOP级别的，那么想要看到内部block之间DUT的assertion。公司要求，我也不知道能不能看到阿

我现在在公司实习，公司从一开始没有UVM到现在要用UVM来做都是让我来探探路的。现在做完block级别的模块有两个了。如果现在要做TOP级别的，那么想要看到内部block之间DUT的assertion。公司要求，我也不知道能不能看到阿
仿真的时候，只要给适当的激励，DUT内部的断言就能够被触发到了，可以在仿真log文件中看啊。为什么一定要放在UVM中呢?uvm本来就是sv的，没有放在uvm中的必要吧。

我今天自己弄出来了谢谢啊

你是怎么弄的?呵呵学习一下

uvm会火吗?

公司让我做说明可以的阿

就是直接把assertion写在内部block中，makefile中vsim加命令能看到

就是直接把assertion写在内部block中
什么block? vsim 后面加什么选项?