systemc 和 systemverilog

最近基本完成毕设，之间初步接触了SystemC和SystemVerilog两种编程语言！
在编写过程中，有种模糊地感觉，似乎这是一种大的趋势，把向面向对象的C语言系列和面向硬件的HDL语言进行合并的趋势！
两种语言中都能同时对硬件和高层次的算法进行编写，十分强大。
大家能给点看法么?他们之间有什么最大区别，而哪一个更为主流?

两种语言都在用，一般是SV用于验证，SC用于ESL建模。

还在入门呢

SV在时序上的处理更加灵活，不仅仅是事务处理级别的

学习一下

很想学习System Verilog,求如何入门，C语言70分水平

现在用sv的人要多一些吗?

看你做什么了，做设计还是Verilog为主，虽然我认为sv的可综合子集已经成熟了，但公司毕竟都是偏保守的。做EDA验证现在SV占优，部分SOC厂家会用SC来做。ESL仿真基本都是SC在做了，虽然我也认为SV其实也可以做ESL，但ESL仿真的目的除了验证系统架构和性能，还有作为和软件联调用模型的作用，所以SC更好一点。其实目前SC和SV在功能层面没啥大的区别，关键是他们天然在对上层软件和下层RTL验证及综合的各有优势。

说得对

说的好