求助：systemverilog中可以根据config来决定使用上升沿还是下降沿么？

各位：
最近在学着折腾UVM，可是systemverilog的基础没打结实，遇到一些问题不敢随便确定，所以来问问大家。我可以写这样的代码么：
if(cfg.polarity)
@(posedge vif.hs)
else if(~cfg.polarity)
@(negedge vif.hs)
......

等候大侠讲解！

可以的，只要是验证平台，行为级的写法基本都可以的，这个不需要可综合的意义。

可以的

可以，你可以使用一个简单的例子编译仿真一下就行了。

KEYI..