Library Compiler 如何使用？

对Library Compiler一无所知，因为时间比较紧，很难在短时间把Use Guider仔细看完。大致浏览了一下目录，表示完全不知道啥意思。希望得到大家的帮助！任何您知道的点滴都可能对我有所帮助。

可能我问的不够具体吧，那请问一下大家，在Library Compiler 中需要哪些准备文件?非常感谢大家的帮助！

只有lib文件就可以，使用方法很简单，
读入lib，看是否有error，再写出db
那些说明文件是为写lib的人准备的

哦，小编您的意思是Library Compiler 是用.lib文件生成.db文件的?
哎！之前听别人说是用来产生.lib文件的，所以看文档觉得很无头绪。
真的是非常感谢您的帮助！

产生.lib应该是另一个工具吧?

用脚本建一个提lib的环境，咱自己提lib,做过全定制飘过

哦，之前查资料说ELC和NCX可以提取，但也没有用过。然后有人说Library Compiler 可以，我就尝试着弄，结果。
真是非常感谢陈小编啊！

您可以说的具体点吗?用什么工具，需要什么文件?
非常感谢您的指教！

就是自己建一个提时序的环境，工具可以是nanosim或者XA，脚本可以用perl,
提取相应信号的建立保持时间及相关的电容啥的
后端会看和分析.lib就可以了，没必要去看它从哪来的吧

首先感谢您的回答！不过我还是不太明白您的意思。
您之前说自己提lib，然后您又说“后端会看和分析.lib就可以了，没必要去看它从哪里来的吧”。还有您说提时序环境，提取相应信号的建立保持时间和相关电容，用工具XA或者nanosim，这个不能产生.lib文件吧?
可能是我理解能力太差。感谢您的帮助！

可能我表达有误
1.我说的后端是后端物理设计方面，不是指后端全定制方面的。后端物理设计，我想只要求会看懂.lib就可以了
2.如果你不是用特定的提.lib的工具，可以自己建一个环境来提，就是我上面提到的。其中涉及到的测量建立保持时间啥的工具可以用nanosim或者是XA或者其他工具
3.lib文件格式可以参考其他的，然后用脚本语言替换文件中相关的参数，出来的时序文件不就是你想要的了吗

一般我们把这么叫不同设计的部门
RTL，functional verification -- frontend
APR，STA，IRdrop，DRC/LVS -- backend
用virtuoso，laker画版图 -- layout
standard cell，memory -- circuit design
PLL，ADC，DAC -- mix signal
RF -- RF design
DFT -- 有时算FE，也有公司把它算BE

感谢您这么认真仔细耐心的回答，真的很谢谢！
1.嗯，之前也没有想过要自己弄.lib，最近老板说所有的文件都要自己弄，所以就各方求教了。
2.我现在就是想找产生.lib文件的工具，之前听别人说Library Compiler 可以，但是看了一些感觉不是那么回事，连需要什么来产生也没看出来，所以就到坛里来问了。所以可能是最初的问题就不准确，导致我们理解地有偏差。
3.我现在也在看手工写.lib文件的语法。刚开始就是为了方便，想找工具自动生成，结果。
再次感谢您的帮助！

感谢陈小编的详细说明！
不像大公司，小公司或者学校有时候就分地不那么仔细，老板想一出，我们就得弄一出。没有专门的人，就得要差不多相关的人来弄。
再次感谢您的指导！

老板想一出，我们就得弄一出 太强大了，都是神人

哪有什么神不神人，都是瞎捣鼓啊，当作一次学习的机会也很好啊。呵呵！

回复 13# Alicezw

产生lib，用ncx或siliconsmart,elc,都可以。有啥问题留言给我吧

非常感谢小编的帮助！
ncx,siliconsmart,elc,这些工具都没有用过。之前我看了一下NCX的User Guide，不太明白seed library和template filess是怎么弄?因为我们是把模拟模块做成IP核，模拟部分提供的只有GDS和LEF。SPICE文件说产生不了，模拟用的是Cadence 工具（不包含elc）。
关于siliconsmart，因为是模拟电路。这个工具可以用吗?不是需要逻辑关系式吗?
再次感谢您热心诚挚的帮助！

回复 18# Alicezw
这三个工具主要都是做标准单元库的library characterization,其中siliconsmart功能强大些，可以做IO，standard cell,RAM ,ROM register files等等。seed lib都是建立在已有foundry lib基础上进行的，template files工具会自己产生，当然也可以自己修改，单独产生。可以生产需要的时序功耗信息，包括verilog model,datasheet 等等，也就是通常foundry提供给你的一些文档和文件。要做准确的仿真的话，最好要后仿提取的netlist。具体实现过程以及scripts等建议直接私信我，这里说起来不是很容易。如果是模拟电路要做IP的话，可以用nano time或者cadence下的DCM（virtuoso design characterization and modeling）。当然也有其他一些工具和方法实现。总之要明确你最终实现什么结果，具体都要输出哪些文件，这样才能确定实现方法和需要提供哪些文件。

小编···请问library compiler怎么把lib文件转成verilog文件啊?

write_lib -format db | vhdl | verilog | datasheet

你的是什么版本的?我的是2010的

小编，问下，我转换的时候用的是
read_lib2.lib
write_lib -format db abc -outputabc.lib

老是出现这个问题
The 'abc.db' library has not been read in yet. (UIL-3)
请问知道是怎么回事吗

求教NCX的使用，如何产生lib。

请问你的lib转换为verilog 了吗?你的问题解决了没?我现在也需要将lib转成verilog如何转?

按照
read_lib
write_lib
也生成了相应的verilog， 但是所有的.v文件是按照单元分开生成的，能否生成 一个整体的.v文件?
write_lib library_name -f verilog -outoutall_cell.v
查看目录并没有生成 all_cell.v 而是生成了一个文件夹，里面包含所有cells的单个的.v

我后来用2013的dc也是你这样的。也没有找到library compiler的user guide。请问你后来解决了么?

解决了，就是用write_lib library_name -f verilog -outoutall_cell.v
这个命令，在 使用这个命令时候，前面加一个set 一个变量为true，这个变量就是控制 生成一个整体的.v

这个变量能告诉我么！我手上没有ug

我也解决了