已解决--set_max_delay,set_min_delay具体如何使用

请问在系统中输入端口和输出端口之间的路径如果是纯组合逻辑，使用set_max_delay, set_min_delay如何对其进行约束，具体的约束值该设为多少? 还有其他因素需要考虑的吗?请不吝赐教，谢谢！

最多不超过一个周期吧，
一个时钟周期，假设是同步电路，

哦，那如果系统中存在两个时钟，就应该取最小的周期来约束纯组合逻辑吧

这个要看设计的要求了
其实就算是从输入直接到输出的纯组合逻辑，也是可以用set_input_delay和set_output_delay来约束了

可是这样是要建虚拟时钟对吗?

那么用set_input_delay和set_out_delay来约束纯组合逻辑时，参考的时钟是系统中的时钟还是另外定义的虚拟时钟?

我觉得如果是top level的话直接设一个set_max_delay就可以了，set_min_delay一般是后端中实现的时候出现的，可以暂时不考虑。具体要怎么设置set_max_delay要看你的specification，如果没有specification，就是想让他尽量快的话可以大致看一下你的关键路径里都有多少东西，根据这个选择一个合适的值。

个人建议用set_xxx_delay比较灵活
时钟就直接用系统的

小编大人，我看有人这么说：

set_min_delayset_max_delay 这个是例外约束。不是路径延时。这个只能改变指定路径发射沿和锁存沿的关系，就是他会用你设置的值来分析。根本起不到约束延时的目的！

不知道对否，如果对的话，那如果输入到输出是纯组合逻辑，这个不就没有发射沿和锁存沿了吗?
求指导

max_delay和min_delay的设置与你的具体设计有关系呢，一般的数据与控制信号时capture的时钟域的值，如果是grep pointer的设计，时launch的始终域的值。

和具体的设计有关系, 看你这写组合逻辑实现了什么功能,如果是几个数据相除, 同时需要几个周期,那设置的周期就和这个功能的delay有关系.