icc中cts时如何设置balance clock group
分别作了create clock的约束，因此工具默认是异步clock
但要求在cts时按照同步来做，去balance skew。
不知道icc是怎么设置的。
我加了如下的约束但是效果出来不好，
set_inter_clock_delay_balance -balance_group {clka clkb} -group_name MASTER_CLK
clock_opt -inter_clock_balance -power -no_clock_route
加与不加inter_的设定，你看latency的差距，就知道起不起作用了
那么请问小编具体哪个效果不好呢
clka longest path 1.6clkb clock longest path 0.3
加不加inter的效果基本没啥区别clka后面有940个reg
clkb后面只有4个reg
会不会是因为clkb的reg太少了，而且这两个clk之间的reg2reg路径也很少，所以工具做过多处理?只要timing 能过，就不管了么?
做完clock_opt之后做 balance_inter_clock_delay
就四个，可不可以不自己在clkB上设一个min insertion delay
可以， -target_early_delay 实际上就是指定 clocktree的最小长度，也就是balance了，
4个reg也算clk，我倒，
我打算把clkB设置成clkA的generated_clock，divede_by 1，估计这样工具就会自己去balance了。反正这两个时钟从soc那边过来就是一个源，分了两路。
小编最后就是采用generated clock的方法了吗?
set_inter_clock_delay_options +clock_opt -inter_clock_balance或者
set_inter_clock_delay_options+balance_inter_clock_delay -clock_trees “ …”
这两个方法都不好用吗?
nice info
nice tips thanks
直接用balance_inter_clock_delay即可
请问如何判断clock 是否要balance?
后面是怎么balance的呀?