标准单元这样画法可以吗
各位大大，我们的项目是一个低功耗的库设计，其中有一个单元（NAND3X1）我为了省面积是这样画的，这样画之后在跟其他单元进行拼接的时候也没有错误，但是不知道这样画可否?
估计没有讲清楚，现在重新编译一下帖子，下面是正常的INVX1的图片，就是说正常的没有SN、SP、NWell 的弯曲之类的
上图单元中没有电源地部分，我们用tap cell来实现，红色和蓝色为有源区、多晶硅。不知道这样画法可不可以呢?
为啥非得这么画，接触画在vdd和vss下方为啥不行啊?如果这样的话，那么如果你的well tap不够密，那么体的引出岂不是很差，那么静态的漏电流和噪声岂不是都很差，在你电源电压降低的前提下（低功耗设计最直接的方式都是降压），上述问题岂不都会引起设计问题?
顺道求版内大神指点
xue xi zhong！
这样画没有违法吧
这是个9 track的CELL么?
我比较习惯用dff来定track数，再者你们的低功耗实现方法是哪样的，有动态电源么?digital规模有多大?
从你的nand3v1 mos尺寸来看，用9 track不一定会比12track的面积小（PR后整体面积）。
我这边如果是针对某个项目定制的STDCELL 库，习惯会先用别的库综合一下看看，统计一下时序和组合逻辑电路是怎么样个比例。
节省面积才这样画的，加上接触会使得有源区的宽度减少，我见过这种画法，这种画法好像一般用在低功耗中，具体我记不太清楚了，咱们这里不是讨论这个问题，是讨论的SN、SP弯曲的画法，可能是我没有把问题说清楚。
看不出为啥会面积小。
我们用的6track，自己做的库，不太明白你说的动态电源是什么意思，麻烦大神在看看帖子题目吧，刚才讲的不是很清楚。多多指教。谢谢了
主要是想了解一下在layout 中可以将NW、SN、SP弯曲一下可以吗，将帖子跟新了一下，欢迎赐教，因为我们的管子总高度压的太厉害了，从9track压倒6track了，而且电压也从1.2v变到了0.8v，是个亚阈值的库，有些画法跟9track时候的画法不一样了，麻烦老大在看看帖子，看看那样画法可以吗
图中是个ISOCELL
DRC过了就可以啊。
哈哈,我没做过低功耗的单元库，也不是很懂！以上只不过都是我的疑惑而已。其实你即使为了面积考量，也可以在上下方的电源地加接触啊，长条型的不影响面积。我只是疑惑没有体电位，它的噪声性能会不会变差，这点想和你交流下--- 至于sp sn 阱的弯曲，以我自己的经验是可以的，至少对于后端流程没有影响。不影响使用，只要注意1/2规则拼接就好。
foundry会提供tap cell的距离，在满足距离的情况下，应该是没有问题的，但是肯定没有每个单元都带体接触的性能好，IC设计就是这样，总要有取舍的，这是我的理解，欢迎指正
谢谢，明白了，因为接触的比较少，这样画的没怎么接触过。
drc，latch-up过了就行啊，没啥不行的
我以前做过库，这样是没问题的。
而且就算7tracks的库，比如bufx16 什么的，SP，SN，NW 也是会中间弯曲的。
我奇怪的是NNAND标准是三管串联，你居然分开了。感觉上这个NAND3X1 面积还可以减少20% 啥的。
明显非正规做库出身的啊。
这样画可以就好，谢谢了
thank you very much！