CTS的一些疑惑

我来凑热闹了~

顶楼上~

如果确定这两个时钟域没有交互，将FF的CK设定成ignore Pin且不要generate clock。
如果有，则不要create_clock clk2，只设generate clock 和create_clock clk1即可。

我对ignore pin的理解：定义了之后，就不会对这个DFF的CK端进行时钟树综合。
nonstop cell: 时钟信息会穿过DFF传递下去。
那如果，我不设ignore pin，只是定义这个DFF是stop cell（虽然默认是nonstop cell）。理论上讲应该也不会继续balance后面的DFF。但是实验结果是，我手动设置为stop pin(Astro 我设定的方法是astSetClockNonStop “xxxxxx/xxxx/xxxx_reg” #f)，却依然check到了后面的DFF。

不清楚是我自己对二者的理解有错误，还是设定的错误。
还有，看您的解答，不知道create clock和generate clock对CTS有什么影响吗?我理解后者仅仅只是多了一个source delay，应该不会影响CTS过程中平衡的范围吧?
烦请解惑~

工具默认FF的CK Pin是stop的，但你在FF的Q端产生了一个Generate clock, 所以工具会穿过这个FF去
blance后面的FF.
如果你在FF的CK设定了ignore Pin,那么CTS不会去优化这个FF以及他后面的FF.前提是后面没设Generate clock.

"还有，看您的解答，不知道create clock和generate clock对CTS有什么影响吗?我理解后者仅仅只是多了一个source delay，应该不会影响CTS过程中平衡的范围吧?
"
我觉得您还是先把一些设定确认一下是否正确,然后如果再出现较大的skew,具体问题具体分析.
欢迎随时交流讨论！

我设置了ignore pin ，create 和 generate clock都尝试过，最后的结果是一样。虽然的确没有再报大的skew，不过出现了一个很奇怪的现象，最长路径和最短路径都不一样了，但是所插的BUF数却是一样的，而且shortest path delay 反而更大。
只看路径信息，似乎不加ignore pin的效果更好，难道说默认nonstop cell仅仅只是引入了分频后的路径信息参与skew计算，而CTS过程中并没有balance?
还是上图吧，下图是同样的clock，设了ignore pin的。

发现问题了。
1.我之所以设定ignore pin没有有效balance的原因，是我CTS顺序的问题引起的。与设定无关
2. 只有generate clock 才会产生nonstop cell。 create clock不会产生。
下面只剩下一个问题：
为什么其自动的nonstop cell 没有有效的balance两个时钟域的DFF? 理论上讲是可以平衡到很小的skew的?

你能画个图描述一下吗

自己顶一下！

1.对于没有交互的时钟，也就是clk1和clk2之间的data或者时钟不检查时序，需要在sdc里面加一个set_false_path吧?

2.如果设置了false path，那么工具应该会在cts的约束文件中，将through pin（或者叫什么leaf）的设置去掉clk2。
3.因此做cts的时候应该要对不同的root。clk1和clk2分别做cts。
4. 如果工具balance了clk1和clk2，但是skew还是那么大，怀疑似乎cts没有做好，是不是的skew设置的大了点?
一点浅见，如果有错误的地方。不要喷我呀。

Wow thanks