icc place_opt 后utilization暴增怎么回事

修timing导致的?看看是不是 有很大的violation，或者bad floorplan，导致很多buffer插入?
另外：开启了place_opt -area -cong 了么

谢谢小编！
是修timing导致的。这个练习，用的之前tapeout的case，不过他们是用edi做完的，floorplan用的他们写出的def作为起点
开始place_opt, -cong -area都加了 run完还有-1ns的WNS，ultilization很高，不知道接下来怎么解决，
EDI那边最后的utilzation 是 62% ，但对 ICC 不熟提供不了多少指导

drv有没约得过紧?

-1ns 很大了，看看具体的path是什么问题，edi和icc run的方法不是完全一样的，
不用完全对比起来，

看下有几条路径为负的啊

意思是说可以把transition 设置的大一点没

有几十条path在同个module，被拉的很长，中间插了十几级buf，delay变大了，这种情况要怎么调整呢?
还是做哪些设置呢?

时序很紧的最好抓出来放在一起，manual place。

report 出来分析~

edi和icc方式不一样，但结果按道理不会差太多，看看两边参数的设定有什么不同

thank a lot

run place之前看看timing和drv的情况

请问，一般place到cts利用率增加多少是一个正常的范围，CPU特殊的除外

我CTS做完之后利用率到92%，是不是很难做下去了?做之前就有87%左右了

preCTSopt的话理论上不会增加太多，主要原因可能是修fanout，或者是你时序实在卡太紧了。最简单的方法就是看增加的cell的pre-fix名字，一般都能找到原因。

1. check STA with zero-interconnection model;
2. check DRV settings;
if 1 & 2 pass, check
3. synthesis method and margins
4. floorplan