问下， analog IP的timing model是如何生成的

提timing要求 然后analog designer spice仿真，然后做Lib

应该也是使用library characterizer根据仿真来做的吧。建议查查Cadence的ELC或者Liberate有么有这种功能吧。

我试过用cadence的ELC抽取，采用smic18工艺，但是没有成功，顶小编，求帮助

std cell 可以使用NCX或ELC，比较方便。
ELC很好用，不需要写逻辑功能。
ELC能自动识别spice电路结构功能（DFF latch 加法器……），及pin类型：比如clock ，reset ，data。 进而自动生成需要的仿真激励，然后调用仿真器，自动统计仿真结果，写出lib。支持NLDM，ECSM ，CCS
对于模拟电路，ELC难以识别功能，印象中可以识别常用的规则模拟电路：levelShift，施密特触发器，传输门。但是可以将电路简化一下， pin case ，也可以借助ELC处理。
对于模拟IP ，多是仿真延时，可以直接利用Hspice或者Spectre仿真，脚本处理（perl，tcl）
对于模拟IP的setup ，hold ，目前还没有做过这种characterize，期待高人指点啊

接触过一些analog IP，凑巧有些IP的interface就是一个digital block，这时就可以直接从APR来生成.lib了

一般都是根据需要去搭仿真环境，然后仿出来。因为不像数字电路那么规整，所以似乎没什么好工具可以帮忙。如果仿真环境搭好了，可以写些脚本帮助。
不过接口一般timing要求都很简单，因为尽可能让一个ip是自恰的。时序太复杂的在ip内部解决更好。

我懂了， 自己写一个 得了

请问给全定制的组合逻辑产生.lib 时序模型库?很急！很急！请大侠指教。

学习了

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学习中

学习中！1

IC61Xtools-> Characterization and modeling