反向设计怎样使用prime time做静态时序分析

如果我知道我肯定要告诉你

赫赫，这个问题很高深亚，哪位大侠来回答一下?我也特想知道
说说我的猜测，瞎说一下，大家不要见怪，
如果是数字反向，那么管子的组合实现各种门结构，那么作反向的时候，应该
先归纳出一个一个门结构出来，在提取spice网表的同时，
就应该得到门及网表，否则光有管子级的网表没有物理位置信息，得不到门级网表。

我的想法是反向做后仿真还是有可能的，但是要去做primetime有点难度，因为你的时序检查的constrain不好给出来，当然，如果你全部研究透彻了，还是有可能给得出来的，只是比较麻烦一点而已。关键还是看你做反向对你抄的芯片的理解程度了

哈哈，我也同上理解

反向根本没有必要做prime time
反向人家已经成功的芯片，只要功能仿真通过就行了

做逆向的没必要用pt吧，只作功能仿真就可以。反正版图么，呵呵....

1、反向提取时要先做门级提取而不是管子级提取
2、提取后可以通过加载底层把库换成标准的库，做pt
3、如果非要做管子级的PT，建议详细看看hsim手册，但速度太慢。

小编的说的对，你可以先提取门级后，可以用pt分析。

好像不可以吧！

反向只要把门级网表提出来就可以了，在做反向同时有经验工程师会自己建立库的

回复 #11 porpoise 的帖子
我还没接触过反向的东东呢,大家可不可以说详细一点啊！反响整个流程应该是怎么样的?
很想知道,谢谢了！

如果我知道我肯定要告诉你

来学习...

8楼正解

提供反向服务，北京方华佳瑞科技有限公司，13161519588

正准备做这个事儿。
首先，我的经验是：芯愿景反向出来时，要做基本门，比如inv, nor2,nand2,buffer,dff等等，然后再在里面添加管子，要不然整个芯愿景你直接以管子为单位逆向你就走冤枉路了，工作量那么大。所以芯愿景逆向出来应该是基本门为基础，在基本门里添加管子。
如果你是以各种标准的基本门做的逆向，那么在你TOP中只要用到的基本门你都添加functional的view。然后用610的tool下的NX netlist(看见面就晓得了，好像是这名)工具，然后选择TOP导出，会在生成的路径下生成TOP及其以下的各个层次的网表，把它们合在一起。然后，再把去那些加了functional信息的基本门的verilog合并到一起。
如果你想综合及接下来的STA，那先得把基本门的功能描述加上。
现在我正在准备做这事儿。