dc后的fm match的问题

我在dc综合的时候加入了gate_clock，compile_ultra -gate_clock。综合后的网表和 rtl代码进行formality，
在match之后的报告中，发现，有47个unmatched latch，我看了所有unmatched points，都是在impl中出现了clk_gate的部分，而ref中没有
我在fm的脚本中加入了，set verification_clock_gate_hold_mode any
fm中verify，并report aborted和failing points来看，都没有问题。
请问，match出现的这个问题，要如何解决，可以忽略吗?

fm在分析库的时候，发现所有单元的电源，VDD和VSS报出unread警告，请问这是为什么?

fm读入svf了吗?

我在dc中set_svf了，然后在fm中也set_svf了

我也遇到这样的问题了，，不是显示已解决吗?怎么没有给解决办法呀