DC综合时候出现几种报错不知道怎么解决

DC综合时候出现几种报错不知道怎么解决，还望大神指点。
1、Error: Cannot find the design 'CacheController' in the library 'WORK'. (LBR-0)
current_design $my_toplevel
Error: Can't find design 'CacheController'. (UID-109)
Error: Current design is not defined. (UID-4)

2、 case equality (===) is not supported by synthesis. (VER-189) 既然===不能综合，那这个要怎么改呢?

读入设计

怎么读入呢? 是不是read_verilog $my_verilog_files ? 我这样做了还是那个报错

问题1:你看下log文件出现error的位置，link是否返回1 一般有没有编译导致的 可以查看filelist 看有无对应模块问题2：很明显 这个===，对于全等 在dc中是不能综合的 可以改为 == 但是前提是保证你的逻辑不受影响；还有一个办法是在这个语句前面后面加上注释：
//synopsys translate off
Your codewhich has "==="
//synopsys translate on

这个注释间的代码DC是不会综合的