APR后的.v用v2lvs命令生成.cdl .sp进行lvs 出现的疑问

前提：一个电源域小模块，单独拿出来做encounter后输出.v .gds，拿到Virtuoso做DRC、LVS。由于.v不能直接做LVS，需要转换，所以我用v2lvs -1.v -o 1.sp -s0 GND -s1 VDD -l std.v生成1.sp网表。
问题：1.APR后的.v是否可以直接用于lvs呢?（我试了一下，run lvs没有反映）
2.转换成.sp后开始出现Source netlist references but dose not define (19) subckts，如图，请问怎么回事?

1不可以 ，门级描述
2这几个单元在spice中没有定义

要映射lib中的cdl吧

那是我网表本身出现的问题，还是我哪里错了，std的单元我用-l放里了呀

而且我没有-l std.v的时候出现警告，warning no module declaration for module *** first encountered in module A。
加上-l std.v之后就没有警告了。但是我比对两个生成的.sp的时候，是一样的。烦死

LVS rule里面有选项没有打开或者需要修改，stdcell没认出来，很可能是因为rule里关于电源地的设置有问题

要include stdcell的subckt的描述在你的spi里， 你在process打包的calibre rulefile文件夹里去找这个文件device_empty.spi

哪有那么麻烦啊，
首先v2lvs -v verilogFile -o out.cdl -w 2
然后在生产的out.cdl中把你的standard cell的cdl include进来就好了，因为通过Verilog转变过来的cdl中不包含std cell的网表，在生成的cdl中加入这句话：
.incstd_cell_cdl_file即可。

试试-s cdl_file_of_STD