DC如何判断输出端是否直接连到FF上？

被一个朋友问到的问题，支了几招，不知最后是否解决，拿来同大家分享
是个block，在DC读入RTL，elaborate之后，compile之前，要求把输出端都扫描一遍，如果是直接同FF相连，设一种output delay，如果不是，设另一种delay，如何用script自动实现?
希望直接在内存中完成，不希望写到一个文件中，再读入这个文件，处理

current_design block（flatten）
foreach_in_col port [all_outputs] {
set nets[get_nets -of_obj $port]
if {[sizeof_col [get_cells -of_obj $nets -filter "is_sequential==true"]] == 0} {
set_output_delay $port xxxx
}
else {
set_output_delay $port xxx
}
}
没试验过。

级别太低，看不懂跪求解释

跪求解釋

基本上就是這個思路
但是
好像 is_sequential 屬性要等到 compile的map之後才會出現，我想要在compile之前就知道那個連FF

这个属性只有elab之后就有了，无需compile。

谢谢，有空时，我自己去试试

真牛，虽然看不懂

elab是干什么呀?